工作內容

振生半導體股份有限公司 (Jmem tek) 專注於半導體相關矽智財，提供設計服務與硬體資安專利，保護硬體資訊安全。如果您希望參與一個充滿潛力和創造力的環境，歡迎您加入我們的團隊。

工作內容：

- 負責 IP 介面控制與時序邏輯設計，確保模組穩定性與資料正確傳遞。
- 使用 Verilog 撰寫 RTL，並執行功能模擬與波形分析。
- 執行 ASIC 設計流程，包括邏輯綜合（Synthesis）、DFT、clock domain crossing、timing closure 等。
- 參與加解密 IP（AES、SHA、RSA、TRNG、PUF、PQC 等）之數位邏輯設計與驗證。
- 參與USB3, LPDDR4  IP 整合設計與驗證。
- 撰寫技術文件、模組規格書與驗證報告，確保設計品質與可追溯性。

期待您具備的條件：
- 電子、電機、資工等碩士以上相關科系學歷。
- 具備 2 年以上 ASIC 數位設計與驗證實務經驗。
- 熟悉 Verilog/SystemVerilog RTL 設計與模擬驗證流程。
- 熟悉 ASIC 設計流程，包括 Synthesis、STA、DFT、FPGA 驗證等。
- 熟悉 AMBA 介面協定（AXI、AHB、APB）。
- 熟悉低功耗設計方法（如 clock gating、UPF）者佳。
- 具備 ARM 或 RISC-V MCU 整合經驗者佳。
有密碼演算法或資安相關模組設計經驗者尤佳。

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量子電腦資安攻防戰！振生半導體首創PUF+PQC市場唯一最佳解方https://udn.com/news/story/7240/7917935

EE TIMES 報導：振生半導體引領IC安全創新
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工作說明

• 工作縣市:臺北市
• 上班地點:台北市大安區
• 工作待遇:月薪90,000元以上
• 上班時段:週休二日
• 需求人數:1~2人

條件要求

• 工作經歷: 2年以上
• 學歷要求:碩士
• 科系要求: 無填寫
• 專長需求:
• 擅長工具:
• 具備駕照:
• 其他條件:
  https://www.104.com.tw/job/84jef