工作內容

1. Develop and maintain verification environments for hardware/IP designs
2. Collaborate with hardware designers to verify RTL designs using SystemVerilog and SystemVerilog Assertions (SVA)
3. Build and maintain UVM-based testbenches and reusable verification components
4. Define and implement functional coverage and code coverage methodologies to ensure verification completeness
5. Develop constrained-random test cases for NPU verification and provide detailed debug and failure analysis reports
6. Develop automation and auto-verification frameworks using scripting languages such as Python

工作說明

• 工作縣市:臺北市
• 上班地點:台北市內湖區
• 工作待遇:月薪80,000~300,000元
• 上班時段:依公司規定
• 需求人數:不限

條件要求

• 工作經歷: 經歷不拘
• 學歷要求:碩士
• 科系要求: 無填寫
• 專長需求:
• 擅長工具:
• 具備駕照:
• 其他條件:
  https://www.104.com.tw/job/91u2l